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2.5.10.2
MII Mode Timing
Table 25. MII Mode Signal Timing
No.
803
804
Characteristics
ETHRX_DV, ETHRXD[0–3], ETHRX_ER to ETHRX_CLK rising edge set-up time
ETHRX_CLK rising edge to ETHRX_DV, ETHRXD[0–3], ETHRX_ER hold time
Min
3.5
3.5
Max
—
—
Unit
ns
ns
805
ETHTX_CLK to ETHTX_EN, ETHTXD[0–3], ETHTX_ER output delay
? 1.1 V core
? 1.2 V core
1
1
14.6
12.6
ns
ns
ETHRX_CLK
ETHRX_DV
ETHRXD[0–3]
ETHRX_ER
803
Valid
804
ETHTX_CLK
805
ETHTX_EN
ETHTXD[0–3]
Valid
Valid
ETHTX_ER
Figure 24. MII Mode Signal Timing
2.5.10.3 RMII Mode
Table 26. RMII Mode Signal Timing
1.1 V Core
1.2 V Core
No.
Characteristics
Unit
Min
Max
Min
Max
806
ETHTX_EN,ETHRXD[0–1], ETHCRS_DV, ETHRX_ER to ETHREF_CLK rising
1.6
—
2
—
ns
edge set-up time
807
ETHREF_CLK rising edge to ETHRXD[0–1], ETHCRS_DV, ETHRX_ER hold
1.6
—
1.6
—
ns
time
811
ETHREF_CLK rising edge to ETHTXD[0–1], ETHTX_EN output delay.
3
12.5
3
11
ns
ETHREF_CLK
ETHCRS_DV
ETHRXD[0–1]
806
Valid
807
ETHRX_ER
811
ETHTX_EN
ETHTXD[0–1]
Freescale Semiconductor
Valid
Figure 25. RMII Mode Signal Timing
MSC8126 Quad Digital Signal Processor Data Sheet, Rev. 15
Valid
35
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